斗球直播 台积电领先10年？黄仁勋误读了韬定律

文/不雅察者网吕栋

“韬定律”火到了中国台湾。

5月28日，英伟达CEO黄仁勋在中国台湾台北的一场宴请供应链伙伴的晚宴后接收媒体采访。当被问及对华为半导体“韬（τ）定律”和“逻辑折叠”技艺的倡导时，黄仁勋给出了一个颇为跟浮光掠影的评价：“这对华为来说是羁系，但对台积电并不是威迫。”

他合计台积电使用芯片堆叠和3D封装技艺如故快10年，台积电的技艺相当先进，“华为使用这种技艺，不错在不将半导体制程线宽变得更细的情况下，把晶体管数目加倍，以致加多3到4倍，这是一种相当好的技艺，但台积电和台湾领有这项技艺如故10年。”

这一评价听起来公允，实则成就在一个根人性的诬告之上。黄仁勋把华为的逻辑折叠当成了台积电栽种了近十年的3D封装技艺的同类物。他想说的是“你们作念的那些东西，台积电十年前就如故作念了”。但问题是，逻辑折叠和传统3D封装，根柢不是一个东西。

先望望华为到底作念了什么。逻辑折叠是华为韬定律的一项中枢技艺，它将原来平铺在二维平面上的电路，通过三维立体折叠和垂直互连“堆叠”起来，使关节旅途走线长度裁减50%到80%，大幅责骂了信号传播的RC负载。

但这听起来似乎等于“把芯片堆起来”？事实远非如斯。

两者的中枢区别在于一个相当履行的层面：2.5D/3D封装的中枢是联络如故成型的孤独裸芯（die），而逻辑折叠的中枢是再行布局单颗裸芯里面的逻辑门。用更直白的话来说，前者是在制造后期尽可能让不同芯片贴得更近，后者则是在遐想图纸阶段就从根柢上裁减了信号的物理传输距离。逻辑折叠改变的是“信号自己要走多远”，而2.5D/3D封装改变的只是“不同芯片之间靠多近”。

这意味着什么？意味着逻辑折叠履行上是芯片遐想层面的电路拓扑重构，作用于单颗芯片里面逻辑层的纵向整合；而先进封装属于制造工艺层面的多芯片互联技艺。二者处于绝对不同的技艺笼统层级，处分的是不同维度的问题。

打个譬如就更好知道了。传统的2.5D封装就像把两个孤独的房间搬到合并层楼，中间修一条走廊（硅中介层）让它们不错相互往返。3D封装更进一步，就像把两栋孤独的楼叠起来，中间装几部电梯（TSV硅通孔），便捷楼上楼下串门。

但不论怎么作念，HBM和GPU履行上仍然是两栋孤独的楼、两个物理上绝对分离的芯片。

而逻辑折叠呢？它是在遐想一栋大楼里面的房间布局时，就把原来应该放在东西两头且需要平常通讯的两个房间，径直一个放在一楼、一个放在它的正上方，中间无谓走廊、无谓电梯井，只在楼板上打一个极其短小的垂纵贯谈（间距仅1.5微米的极短TSV），两个东谈主探个头就能对喊。这是“遐想理念”的区别，不是“施工形势”的区别。

北京大学集成电路学院的一篇著述把这个区别讲得更绝对。著述提议了“真3D”与“赝3D”的范式隔离：赝3D以整个模块为最小单元被分到某一派die，模块里面的所有法子单元势必位于合并派die；真3D则因循模块内开脱隔离，合并模块内的法子单元不错被散布到不同die，遐想空间更大。在优化空间上，赝3D在每片die上各自进行优化，大齐复用传统2D芯片的EDA器用，不允许跨die逻辑变换、挪动等操作；真3D则将多die构建的合座空间四肢遐想空间，各遐想阶段均在完竣的三维遐想空间中进行搜索和寻优，不限度跨die逻辑变换、挪动等操作。

逻辑折叠把物理已矣的最小单元从“die”鼓励到了“法子单元在三维空间中的位置”。这才是着实的底层范式更正。台积电的CoWoS、SoIC等先进封装技艺天然优秀，但它们的责任对象是多颗孤独制造的die；逻辑折叠的责任对象是合并颗die里面的组合逻辑门。一个是“把作念好的积木搭得紧凑一些”，一个是“在遐想积木体式时就计议如何让它我方站得更稳”。

这少量黄仁勋似乎并莫得珍惜到。他把逻辑折叠归类为“芯片堆叠和3D封装技艺”，说他“台积电十年前就有了”，这个判断自己就把华为的技艺和台积电的代工才气拉到了合并个赛谈上进行比较，然后说“敌手跑得没我快”。

可问题在于，这根柢不是合并条赛谈。

再看另一个层面的相反：先进封装的性能上风，必须与先进制程深度绑定才能绝对阐扬。举例台积电的CoWoS封装等于与N22nm制程配套遐想的，两者缺一路会导致收益大幅缩水。而华为逻辑折叠的中枢羁系赶巧在于，在绝对不大幅改变现存制程节点的前提下，斗球直播仅通过遐想层面的创新，就已矣了单代55%的晶体管密度汲引。这一领先，在传统摩尔定律的演进旅途下，需要整整两个制程节点的迭代才能完成，耗时苟简3年。

华为麒麟2026芯片等于最佳的施展。比拟麒麟9030Pro，麒麟2026的晶体管密度大幅汲引了53.5%，达到了238MTr/平方毫米，这意味着每平方毫米的芯单方面积上不错集成2.38亿个晶体管，表面上与Intel18A工艺合手平，接近初代台积电3nm。同期，SoC性能核能效汲引41%，最高主频汲引近13%。这些数字不是靠削弱线宽、更换制程得来的，而是在遐想端硬生生“挤”出来的。

更进犯的是，这只是是启动。何庭波在演宣战论文中给出了了了的阶梯图：从2026年到2031年，沿着韬定律旅途，晶体管密度将合手续汲引，预测2031年将羁系400MTr/mm²，CPU大核频率将羁系5GHz。

到当时，基于韬定律的高端芯片晶体管密度计较，将达到1.4纳米芯片制程的同等水平。也等于说，一条不依赖EUV、不依赖几何缩微的技艺旅途，不错在5年内追平刻下开头进制程的性能水平。台积电是不是领先10年？若是看的是“遐想理念”这条新赛谈，谜底就怕并不那么细则。

天然，这条路并不好走。韬定律要着实落地，需要的远不啻芯片遐想厂商一家的悉力。何庭波在论文中说得相当率直：“大齐盛开问题，无单一组织可孤独处分——器用链、法子、基准、器件物理、经济模子均需跨界合营。”

其中最难啃的骨头等于EDA器用链。传统的2D遐想历程乃至现行的“赝3D”遐想历程，已不及以承载逻辑折叠的后劲。要着实已矣逻辑折叠，物理遐想必须在完竣的三维空间中搜索，模块内隔离、跨die互连与垂直热旅途优化要在合并个优化框架下协同求解。

好音信是，北京大学集成电路学院如故在这方面得回了关节进展。该学院构建了面向逻辑折叠的“真3D”物理已矣EDA器用原型，秘籍布局盘算和布局两个阶段，并通过GPU加快因循千万级实例界限。比拟刻下最具代表性的赝3D遐想历程，该器用得回了平均约30%的线长缩减和显然的时序改善，在热感知方面启用聚积优化后峰值温度平均着落3%以上。

韬定律的想想内核，履行上是一场从“几何想维”到“系统想维”的范式立异。何庭波的论文揭示了四个层级的τ：晶体管层的皮秒级、电路层的纳秒级、芯片层的微秒级、系统/数据中心的秒级。韬定律的中枢是把所有东谈主拉到合并个账本前，全部用时间单元来算账。工艺巨匠省下的5皮秒，和架构师、软件巨匠省下的5皮秒，在总账本里的权重一模相似。昔时作念代工的只管把晶体管作念小，画电路图的只管布线，作念软件系统的只管写代码，大家言语欠亨。当今τ定律强行买通了这些层级之间的壁垒。

这恰正是中国半导体产业需要的底层想想转型。黄仁勋的误读，折射出的是一个更平淡的知道偏差：在摩尔定律的旧范式下浸润了太久，好多东谈主如故风气了用“几何尺寸”“封装形状”来评判一切。但韬定律给出的谜底是，换一把尺子。

当几何尺寸的红利走到异常，率先进制程的资本飙升到难以承受，华为提议的是一条用“系统工程的整合才气”去对冲“单体芯片的工艺短板”的谈路。以时空换几何，以系统赢单点。这不是在台积电的赛谈上试图卓绝台积电，而是接力于于“换谈超车”。

黄仁勋说“台积电领先10年”斗球直播，没错，若是只看3D封装这种制造工艺层面的话。但逻辑折叠根柢不是3D封装，它是一项遐想理念层面的鼎新。把两件处于绝对不同笼统层级的技艺放在通盘比较，然后断言谁领先谁10年，这自己等于一个限度子虚。概况说得更径直少量：黄仁勋就怕并莫得慎重读何庭波的那篇论文。